Проектирование цифровых устройств с использованием цифровых микросхем малой и средней степени интеграции


Введение

Целью курсового проекта является приобретение студентами практических навыков проектирования цифровых устройств с использованием цифровых микросхем малой и средней степени интеграции.

Работа над курсовым проектом позволяет:

Познакомиться с организацией и основными этапами проектирования;

Научиться анализировать задание на проектирование;

Составлять структурные и функциональные схемы;

Синтезировать рациональные принципиальные схемы;

Познакомиться с элементной базой простейших цифровых устройств;

Получить навыки поиска технической литературы и работы с ней;

Научиться правильно составлять и оформлять конструкторскую документацию, в соответствии с государственными стандартами.

Содержанием курсового проекта является синтез цифрового устройства по заданному алгоритму его функционирования. В процессе проектирования необходимо разработать структурные, функциональные и принципиальные схемы операционного и управляющего блоков устройства. Операционный и управляющий блоки устройства должны быть реализованы на микросхемах серии ТТЛ, ТТЛШ, кроме специально указанных в задании ИС ОЗУ. Задание на проектирование формулируется словесным заданием алгоритма функционирования устройства по вариантам.

1. Разработка общей структурной схемы устройства

Любое сложное цифровое устройство синтезируется в виде совокупности двух устройств операционного и управляющего (рис. 1.1).

Операционное устройство — устройство, в котором выполняются операции. Оно включает в себя регистры, сумматоры, каналы передачи информации, мультиплексоры для коммутации каналов шифраторы, дешифраторы и т. д.

Управляющее устройство координирует действия узлов операционного устройства, оно вырабатывает в определенной временной последовательности управляющие сигналы, под действием которых в узлах операционного устройства выполняются требуемые операции.

Рисунок 1.1

2. Синтез операционного автомата

Синтез операционного автомата (ОА) основан не на формализованных, а на так называемых эвристических приемах, требующих элементов изобретательности при выборе необходимого для реализации заданного алгоритма набора типовых функциональных узлов: сумматоров дешифраторов, регистров, счетчиков и т. д.

2.1 Алгоритмическое проектирование ОА

На основании словесного алгоритма, который приведен ниже, не представляет труда формализовать эти словесные инструкции в виде разработки общего алгоритма функционирования проектируемого устройства.

Разработать устройство для упорядочивания двоичных чисел. В состав устройства входят два модуля ОЗУ. В первом из них, реализованном на основе БИС ОЗУ — К541РУ7, записаны в произвольном порядке 8192 произвольных 8 — разрядных чисел. В процессе работы эти числа должны быть переписаны во второй модуль ОЗУ того же объема, реализованном на основе БИС К541РУ5, в порядке возрастания их от младшего адреса к старшему адресу. Ограничение на время упорядочивания не накладывается. Окончание процесса фиксируется специальным триггером.

Словесный алгоритм работы устройства

Таким образом, общий алгоритм функционирования устройства можно представить последовательностью реализации режимов представленных на рисунке 2.1.

Заполнение ОЗУ1;

Сортировка;

Чтение из ОЗУ2.

Рисунок 2.1 — Общий алгоритм функционирования устройства

Далее описывается словесный алгоритм функционирования в каждом из режимов работы устройства.

Алгоритм заполнения ОЗУ1 представлен на рисунке 2.2. Последовательно перебирая все адреса ячеек памяти ОЗУ1, в них записываются числа из внешнего устройства.

Рисунок 2.2 — Алгоритм заполнения ОЗУ1

Алгоритм сортировки представлен на рисунке 2.3. Последовательно перебирая все адреса ячеек памяти ОЗУ1, сравнивая числа между собой, находится минимальное число и запоминается его адрес. Минимальное число записывается в первую ячейку памяти ОЗУ2.

По адресу минимального числа в ОЗУ1 записывается 256 (максимальная для 8 — разрядного числа комбинация). Далее, снова последовательно перебирая все адреса ячеек памяти ОЗУ1, сравнивая числа между собой, находится минимальное число (из оставшихся чисел) и запоминается его адрес. Минимальное число записывается в следующую ячейку памяти ОЗУ2. По адресу минимального числа в ОЗУ1 вновь записывается 256. И так продолжается до тех пор, пока ОЗУ2 не заполнится (не дойдет до последней ячейки памяти) полностью числами в отсортированном виде.

Рисунок 2.3 — Алгоритм сортировки

Алгоритм чтение из ОЗУ2 представлен на рисунке 2.4. Перебирая все адреса ячеек памяти ОЗУ2, находящиеся в них значения считываются и передаются внешнему устройству.

Рисунок 2.4 — Алгоритм чтения из ОЗУ2

Согласно общему алгоритму функционирования устройства, изложенному в пункте 2, и построенному согласно заданию, можно разработать структурную схему операционного устройства, которая обеспечит реализацию заданных режимов работы.

Основными устройствами, необходимыми для всех режимов работы, является модули оперативной памяти (ОЗУ), осуществляющие запоминание данных, которыми оперирует разрабатываемое устройство.

Для работы во всех режимах нужны устройства, которые последовательно будут перебирать все адреса в модулях ОЗУ, начиная с нулевого и заканчивая максимальным адресом. Эти устройства можно назвать устройствами или блоками формирования адресов.

Для обеспечения правильного считывания и записи данных в необходимые ячейки ОЗУ необходимо устройство, которое хранило бы требуемый адрес модуля ОЗУ. Это устройство хранения адреса минимального числа. При работе в режиме сортировки для сравнения двух чисел нужен компаратор.

Для хранения минимального числа необходимо устройство хранения 8 — разрядного числа.

Для записи в ячейки памяти числа 256 требуется устройство, выходными данными которого являются единицы.

Общая структурная схема операционного устройства приведена на рисунке 2.5. На рисунке толстыми стрелками обозначена передача данных, тонкими — передача управляющих сигналов с управляющего устройства и на него.

Рисунок 2.5 — Структурная схема операционного устройства

2.2 Структурное проектирование

На данном этапе необходимо перейти от описания структуры ОУ как совокупности взаимосвязанных «черных ящиков» к представлению структурной схемы с использованием типовых функциональных узлов. А также необходимо получить порядок функционирования узлов во времени, алгоритм на основе микроопераций. Из анализа структуры ОА, выполненной в предыдущем этапе приходим к выводу о необходимости в составе ОА следующих функциональных узлов:

· 2 модуля ОЗУ (RAM1 и RAM2);

· счетчики СТ1 и СТ2, на основе которых реализуются устройства формирования адресов для ОЗУ1 и ОЗУ2;

· регистр RG1, предназначен для хранения минимального числа;

· Вход EDI об объединенный со входами DI схемы по ИЛИ предназначен для формирования единиц

· компаратор для сравнения минимального числа с числами из модуля ОЗУ1;

· регистр RG2, предназначен для хранения адреса минимального числа;

· По заданию окончание процесса фиксируется специальным триггером:

триггер Т1.

Рассмотрим микрооперации, необходимые для реализации работы данного устройства:

y1 — обнуление счетчика СТ1;

y2 — запись в ОЗУ1;

y3 — увеличение счетчика СТ1 на 1;

y4 — запись 1 на вход ED2;

y5 — запись 1 на вход ED1;

y6 — чтение из ОЗУ1;

y7 — обнуление счетчика СТ2;

y8 — занесение слова в регистр RG1;

y9 — занесение адреса в регистр RG2;

y10 — запись в ОЗУ2;

y11 — увеличение счетчика СТ2 на 1;

y12 — чтение из ОЗУ2;

y13 — установка триггера окончания процесса в 1.

В ОА формируются следующие признаки: x1 — результат проверки на переполнение счетчика СТ1; x2 — результат сравнения чисел, записанных в RG1 с числом из ячейки ОЗУ1 на компараторе, x3 — результат проверки на переполнение счетчика СТ2;

В исходном состоянии ОЗУ1 пустая.

Обнуляем счетчик СТ1 с помощью управляющего сигнала y1.Записываем слова из внешнего устройства в ОЗУ1(y2). Заносим в регистр RG1 максимально возможное число — 256.(у5). Считываем первое слово из ОЗУ1 (y6) и cравниваем его с числом в RG1 на компараторе, в результате чего получаем x2. Если x2=1, то, согласно алгоритму, записываем текущее минимальное число в регистр RG1(у7), а также его адрес в регистр RG2 иначе осуществляем увеличение адреса ОЗУ1 на 1 (y3)(увеличение счетчика СT1 на 1) и осуществляем проверку правильности адреса ОЗУ1 до тех пор, пока не найдем самое минимальное число или сдвигать будет уже некуда (переполнение счетчика СТ1) (проверка правильности адреса ОЗУ1 — x1). Переполнение счетчика СТ1(x1=1)произойдет, если число нашему условию сортировки не удовлетворяет, т. е. его необходимо переписать в ОЗУ2 (y10), увеличить значение счётчика адресов ОЗУ2(СТ2) на 1(y3) и записать по прежнему адресу заготовленное в регистре RG1 число (y7). Считываем из ОЗУ2 минимальное число (у12).В RG1 записываем максимальное число(256)(y4) . Увеличиваем значение счетчика адресов ОЗУ2 (СТ2) на 1 (y11), и в случае его переполнения фиксируется окончание процесса в триггере (y14), иначе алгоритм повторяется заново за исключением обнулений счетчиков.

Структурная схема ОА приведена на рисунке 2.2.1

Рис.2.2.1 — Структурная схема ОА

Схема алгоритма в терминах микроопераций, соответствующая описанию функционирования данного устройства, приведена на рисунке 2.2.2

Рисунок 2.2.2 Схема заполнения ОЗУ1 в микрооперациях

Рисунок 2.2.3 Схема сортировки

Рисунок 2.2.3 Схема чтения из ОЗУ2

2.3 Логическое проектирование

Этап логического проектирования состоит в разработке функциональных узлов, входящих в структурную схему ОА. Выполняется выбор варианта реализации каждого функционального узла.

Анализ структурной схемы и алгоритма её функционирования позволяет сделать вывод о том, что отдельные её составляющие должны обладать следующими свойствами:

· 13-разрядные счётчики CT1, CT2 должны обеспечивать выявление нулевого состояния счётчика, свидетельствующий об окончании процесса 16-разрядный регистр RG1 должен обеспечивать возможность, параллельной выдачи слова на входы в CT1

Анализ функционального назначения каждой микрооперации, содержащейся в ГСА (рис.2.2.2, рис 2.2.3, рис 2.2.4), позволяет сформировать микрокоманды и оптимизировать функциональную схему ОА.

Введем следующие микрокоманды:

Y1: y1- обнуление СТ1;

Y2: y2- запись слова в ОЗУ1из внешнего устройства;

Y3: y3-увеличение счетчика СТ1 на 1;

Y4: y4, y5, y7 — формирование 1 на входе компаратора и ОЗУ1, а также сброс счетчика СТ2;

Y5: y6, y8 ,y9- запись в RG2 и RG1 из ОЗУ1;

Y6: y10 — запись в ОЗУ2 из RG2;

Y7: y11 — увеличение счетчика СТ2 на 1;

Y8: y12 — чтение из ОЗУ2;

Y9: y13 — — установка триггера окончания процесса в 1;

Y10: y7 — обнуление счетчика СТ2.

В результате этих рассуждений можно построить ГСА, представленную в терминах микрокоманд и функциональную схему ОА

Рисунок 2.3.1 — Схема алгоритма заполнения ОЗУ1 в микрокомандах

Рисунок 2.3.2 — — Схема алгоритма сортировки в микрокомандах

Рисунок 2.3.3 — Схема алгоритма чтения из ОЗУ2 в микрокомандах

Синтез функциональной схемы ОА

Функциональная схема ОА должна содержать следующие блоки:

1. Модули ОЗУ. В задании указано, что на вход устройства от источника поступают 8192 слов по 8 разрядов в каждом. Таким образом, модуль памяти должен хранить 8192 чисел, для этого ОЗУ должен иметь log28192=13 адресных входов (А0..А12), 8 информационных входов (DI0..DI7), 8 информационных выходов, а, кроме того, вход установки режима чтения или записи (W/R).

2. Устройство формирования адресов ОЗУ1. Данное устройство реализуется на основе счетчика СТ1, с выхода которого числа поступают на адресные входы ОЗУ, т. е. счётчик должен иметь разрядность 13. Информационные входы счётчика (D0..D12) подсоединяются к устройству хранения адреса минимального числа, а информационные выходы (Q0..Q13) — к адресным входам модуля ОЗУ1. Кроме того, счётчик должен иметь вход сброса R1, тактовый вход С1, вход L1 разрешения загрузки числа с входов счётчика для осуществления предустановки и выход окончания счёта Р., необходимые для всех режимов работы. 3. Устройство формирования адресов ОЗУ2. Аналогично устройству формирования адресов ОЗУ1. Информационные выходы счетчика (Q0..Q12) — подсоединяются к адресным входам модуля ОЗУ2. 4. Устройство хранения минимального числа. Данное устройство реализуется на основе регистра разрядностью 8. Информационные входы регистра (D0..D7) подсоединяются к информационным выходам ОЗУ1, а информационные выходы (Q0..Q7) — к информационным входам ОЗУ2 и к информационным входам компаратора. Так как у регистра нет специального входа установки в единицу, то его выходы по ИЛИ объединяются со входом ED2, при подаче на который единицы формируется сигнал 256 идущий на вход компаратора.

5. Устройство хранения адреса минимального числа. Данное устройство реализуется на основе регистра, с выхода которого числа поступают на информационные входы устройства формирования адресов ОЗУ1, т. е. регистр должен иметь разрядность 13. Информационные входы регистра (D0..D11) подсоединяются к устройству формирования адресов ОЗУ1, а информационные выходы (Q0..Q12) — к информационным входам устройства формирования адресов ОЗУ1.

6. Устройство формирования единиц можно реализовать с помощью организации входа ED1, который по ИЛИ объединяется со входами DI схемы. Когда на ED1 подается единица, выходы элементов ИЛИ устанавливаются в состояние единиц, ноль на входе ED1 разрешает загрузку данных со входов DI схемы.

7. Устройство сравнения чисел. Данное устройство реализуется на основе компаратора разрядностью 8. Таким образом, оно должно иметь 16 информационных входов (Х0..Х31, У0..У31), подсоединяемых к информационным выходам ОЗУ1 и информационным выходам устройства хранения минимального числа, и 3 информационных выхода (Х>У, Х=У, Х<У).

На основании словесного алгоритма и описания перечисленных узлов устройства синтезируется функциональная схема ОУ, приведённая на чертеже ТПЖА.230210.019.001 Э2

2.4 Конструкторско-технологическое проектирование

операционный автомат цифровой двоичный

На основе функциональной схемы ОA синтезируется принципиальная схема. Необходимо выбрать элементную базу и разработку способов построения на её основе каждого функционального узла. Для реализации были выбраны соответствующие микросхемы серии ТТЛ.

На этапе логического проектирования для каждого функционального узла была определена необходимая разрядность, а также перечислены функциональные возможности. С учетом этого были выбраны следующие микросхемы:

2.4.1 Модуль памяти ОЗУ

Модуль ОЗУ представляет собой функционально законченное устройство, обеспечивающее заданный информационный объём и позволяющее при необходимости наращивать его. Структура модуля ОЗУ приведена на рис. 2.7

Рис. 2.4.1 Структура модуля ОЗУ

Структура модуля содержит накопитель Н, адресную часть, информационную часть и блок местного управления (БМУ). Адресная часть включает в себя регистр адреса (РгА), схемы согласования (СС) и дешифратор выбора микросхем (ДШВМ). СС предназначены для согласования по нагрузке и уровням входов накопителя и выходов схем обрамления. Информационная часть представлена двумя регистрами (РгД1 и РгД2), выполняющими функцию буферирования между шиной данных модуля и системной шиной данных. БМУ предназначен для формирования временной диаграммы работы модуля путем подачи в отдельные функциональные узлы стробирующих и синхронизирующих сигналов (С1, С2, С3, С4 и т. д.), вырабатываемых под действием сигналов, поступающих из системной шины управления.

Выше было получено, что для реализации устройства необходим модуль ОЗУ с организацией 81928. По заданию, для получения второго модуля памяти такой размерности необходимо использовать ИС К185РУ5. На рис 2.8 приведено УГО данного устройства.

Рис. 2.4.2

Ниже приводятся таблица 2.1 назначения выводов

Таблица 2.1

ВЫВОДЫ

НАЗНАЧЕНИЕ

ОБОЗНАЧЕНИЕ

12…15,

1…6

Адресные входы

А0 … А3;

А4…А9

7

9

Вход

выход данных

DI

DO

11

Выбор микросхемы

CS

10

Сигнал запись — считывание

WR/RD

Таблица 2.2 — Таблица истинности ОЗУ К158РУ5

Информационная ёмкость данной микросхемы равна 1024 бита, организация: 10241 бит (1024 ячеек по 1 биту). Рассчитываем количество Q микросхем, необходимых для реализации требуемой разрядности 81928:

, (2.1)

где N — требуемое количество ячеек (8192), n — требуемая разрядность (8), N0- количество ячеек в исходном модуле ОЗУ (1024), n0 — разрядность ячеек в исходном модуле (1). Подставляя числа в формулу (2.1), получим Q = 64, т. е. для реализации требуемого модуля ОЗУ необходимо 64 микросхемы.

Коэффициент объединения по адресным цепям и цепям управления режимом:

;

Коэффициент объединения по информационным входным и выходным цепям:

;

Коэффициент объединения по цепям выбора микросхем: .

С учетом этого можно изобразить принципиальную схему накопителя в виде прямоугольной матрицы, составленной из этих БИС и содержащей 8 строк и 8 столбцов, в которой соединения входных и выходных цепей выполнены в соответствии с расчетными значениями коэффициентов объединения (рис. 2.4.3). Выберем для реализации регистра адреса микросхему К155ИР13, которая представляет собой восьмиразрядный универсальный регистр. Поскольку разрядность регистра адреса должна быть равна, то для его реализации потребуется 2 микросхемы.

Справочное значение коэффициента разветвления для К155ИР13 равно 10, а, в связи с чем необходимо использовать схему согласования. Для её реализации применим микросхему К155ЛИ1, содержащую в 1 корпусе четыре логических элемента И с двумя входами каждый. Допустимый коэффициент разветвления выхода каждого элемента равен 10. В связи с этим для формирования одной из двух групп десятиразрядных адресных цепей потребуется 2,5 корпуса К155ЛИ1, а всего 5 корпусов. Выбор одной из восьми строк матрицы БИС ОЗУ накопителя осуществляется с помощью адресного селектора, на входы которого подаются старшие разряды адреса, а выходы соединяются со входами CS соответствующих строк матрицы. Выберем для реализации адресного селектора микросхему дешифратора К155ИД3. Построенная на основе этих решений принципиальная схема адресной части модуля приведена на рис. 2.4.4.

Информационная часть модуля представлена двумя буферными регистрами. В качестве таковых были выбраны К155ИР13. Принципиальная схема информационной части модуля представлена на рис. 2.4.5

Блок местного управления предназначен для выработки сигналов, управляющих работой модуля, если эти сигналы не вырабатываются общим УА. На входы БМУ поступают сигналы выбора модуля (ВМ), режима работы (WR/RD) и тактовая частота С0. БМУ выполнен в виде распределителя, построенного на основе счетчика и дешифратора. Реализация БМУ, в котором входные сигналы формируются с учетом требуемой временной диаграммы работы БИС ОЗУ К185РУ5, приведена на рис. 2.4.6.

Рис. 2.4.3Принципиальная схема накопителя

Рис. 2.4.4 Принципиальная схема адресной части

Рис. 2.4.5 Принципиальная схема информационной части

Рис.2.4.6 Блок местного управления

Приведенные выше схемы являются реализацией второго модуля памяти на основе микросхемы К185РУ5.

Первый модуль памяти реализуется на основе микросхемы К155РУ7 аналогичным образом.

Рис. 2.4.7 УГО ИС К155РУ7

Рассчитываем количество Q микросхем, необходимых для реализации требуемой разрядности 81928:

, (2.1)

где N — требуемое количество ячеек (8192), n — требуемая разрядность (8), N0- количество ячеек в исходном модуле ОЗУ (1024), n0 — разрядность ячеек в исходном модуле (1).

Подставляя числа в формулу (2.1), получим Q = 64, т. е. для реализации требуемого модуля ОЗУ необходимо 64 микросхемы.

Коэффициент объединения по адресным цепям и цепям управления режимом:

KобА=КобW/R=Q=64

Коэффициент объединения по информационным входным и выходным цепям:

KобDI=КобDO=N/N0=8192/1024=8

Коэффициент объединения по цепям выбора микросхем:

KобCS=n/n0=8/1=8.

2.4.2 Устройство формирования адресов ОЗУ1

Описанное выше устройство формирования адресов можно реализовать, на основе счетчика. Для данного устройства необходимо использовать микросхему К555ИЕ10 (см. рисунок 2.4.10). Микросхема представляет четырехразрядный двоичный счетчик с асинхронным сбросом, с возможностью синхронной установки в произвольное состояние от нуля до пятнадцати. В качестве запоминающего элемента используется J-K триггер с внутренней задержкой. Счетчик имеет вход синхронизации С, вход установки нуля R, четыре информационных входа D1 — D4, входы разрешения счета V1, разрешения предварительной записи V2, разрешения переноса Р1, четыре выхода Q1 — Q4 и выход переноса информации Р2.

Рисунок 2.4.10 — Условно графическое обозначение К555ИЕ10

Счетчик устанавливается в предварительное состояние при наличии на входе разрешения V2 низкого уровня (см. таблицу 2.3). В этом случае разрешена подача сигналов на входы J-K. триггеров через информационные входы D1 — D4. Информация передается на выходы при поступлении положительного фронта тактового импульса на вход синхронизации. Операция счета происходит при наличии на входах V1, P1, V2, R высокого уровня. Схема устанавливается в нулевое состояние при подаче на вход R напряжения низкого уровня. В режиме записи на шины V2 подается низкий уровень, R — высокий, а состояния входов V1 и Р1 могут быть любыми. Для переноса импульса в следующий каскад предусмотрена специальная схема с входом разрешения переноса Р1 и выходом Р2. При подаче на вход схемы 15 счетного импульса на выходе Р2 появляется высокий уровень. После 15 импульса, когда счетчик обнуляется, выход Р2 снова переходит в состояние низкого уровня. Следовательно, на каждые 15 счетных импульсов формируется один импульс переноса на вход счетчика старшего разряда

Таблица 2.3 — Таблица истинности счетчика К555ИЕ10

РЕЖИМ

ВХОД

ВЫХОД

R

С

V1

P1

V2

Dn

Qn

P2

СБРОС

0

X

X

X

X

X

0

0

ПАРАЛЛЕЛЬНАЯ ЗАГРУЗКА

1

X

X

0

X

X

X

СЧЕТ

1

1

1

1

X

счет

1

ХРАНЕНИЕ

1

X

0

X

1

X

Qn

1

1

X

X

0

1

X

Qn

1

Микросхема представляет 4 разрядный счетчик, но данное устройство должно быть 13 разрядным, тогда нам потребуется 4 микросхемы счетчика. В данном случае расширить разрядность можно последовательной передачей сигнала переносов с выходов P2 на входы P1 по цепочке счетчиков (входы C, R, V1 и V2 объединяется для всех счетчиков в общие C1, R1, V1 и V2). Информационные входы счётчиков подсоединяются к устройству хранения адреса минимального числа, а информационные выходы к адресным входам модуля ОЗУ1. Входы R1, С1, V1, V2 подсоединяются к устройству управления.

2.4.3 Устройство формирования адресов ОЗУ2

Построение данного устройства аналогично, устройству формирования адресов ОЗУ1. Информационные выходы счетчиков подсоединяются к адресным входам модуля ОЗУ2. Входы C, R, V1 и V2 объединяется для всех счетчиков в общие C4, R2, V3 и V4.

2.4.4 Устройство хранения минимального числа

Как описанное выше устройство хранения минимального числа можно реализовать на регистре. Для данного устройства можно использовать микросхему К555ИР35 (см. рисунок 2.4.11). Микросхема представляет собой восьмиразрядный регистр. Базовый элемент микросхемы D-триггер, при подаче положительного перепада на вход С включается поданную на вход D информацию. Низкий уровень на входе R переводит выходы микросхемы в низкий логический уровень (см. таблицу 2.4).

Рисунок 2.4.11 — Условно графическое обозначение К555ИР35

Микросхема представляет собой 8 разрядный регистр. В данном случае на вход C поступает информация с общего входа C4. Информационные входы регистра подсоединяются к информационным выходам ОЗУ1, а информационные выходы к информационным входам ОЗУ2 и к информационным входам компаратора.

Для работы устройства необходимо осуществлять асинхронную запись единиц во все разряды регистра. Это можно сделать, поставив на выходе регистра элементы ИЛИ, на одни вход которых подается сигнал ED2, а на вторые выходы регистра. Для этого используется два корпуса микросхем К155ЛЛ1.

Таблица 2.4- Таблица истинности регистра К555ИР35

РЕЖИМ

ВХОД

ВЫХОД

R

Dn

Qn

ЧТЕНИЕ

1

Х

Х

ХРАНЕНИЕ

1

Х

Х

СБРОС

0

Х

Х

2.4.5 Устройство хранения адреса минимального числа

Для построения этого устройства будем использовать регистр К155ИР1 (см. рисунок 2.4.12). Данная микросхема представляет собой четырехразрядный универсальный регистр. Режим работы задается уровнем на входе L. При L=1

регистр работает в параллельном режиме, записывая информацию с входов D, которая по заднему фронту импульса на входе С1 появляется на выходах Q. Состояние входов DR и С2 при этом могут быть произвольными. При L=0 регистр работает в последовательном режиме, записывая информацию с входа DR со сдвигом вправо (от Q0 к Q3) по заднему фронту импульса на входе С2. Состояние входов D и C1 могут быть произвольными, поскольку 0 на входе С2 блокирует прохождение сигнала с этих входов.

На основе этого регистра нужно построить регистр с разрядностью 13. Расширить разрядность можно, объединив входы C1 для всех регистров в общий вход С2. Регистр будет использоваться в параллельном режиме, следовательно, на входы L регистров подаются единицы, входы С2 и DR не используются.

Рисунок 2.4.13 — Условно графическое обозначение К155ИР1

Информационные входы регистров подсоединяются к устройству формирования адресов ОЗУ1, а информационные выходы к информационным входам устройства формирования адресов ОЗУ1.

2.4.6 Устройство формирования единиц

Для реализации устройства формирования единиц организуется вход ED. Единица, поданная на этот вход, заставляет все выходы элементов ИЛИ установиться в состояние логической единицы. Для реализации используется две схемы К155ЛЛ1 (см. рисунок 3.7).

Рисунок 3.7 — Условно графическое обозначение К155ЛЛ1

2.7 Устройство сравнения чисел

Микросхема предназначена дня сравнения 4-разрядных двоичных чисел, представленных в прямом коде. Сравнение производится со старших разрядов. Если они различны, то эти разряды и определяют результат сравнения, если они равны — производится сравнение последующих младших разрядов. Микросхема имеет средства для наращивания разрядности сравниваемых чисел. При этом выходы Y>X, Y<X, Y=X микросхемы производящей сравнение младших разрядов, соединяются с соответствующими входами Y>X, Y<X, Y=X микросхемы, производящей сравнение старших разрядов числа. На вход Y=X микросхемы производящей сравнение самых младших разрядов должен быть подан высокий уровень напряжения.

Рисунок 3.8 — Условно графическое обозначение К555СП1

Таблица 3.5 — Таблица истинности компаратора К555СП1

Входы сравнения

Входы переноса

Выходы

Y3, X3

Y2, X2

Y1, X1

Y0, X0

Y>X

Y<X

Y=X

Y>X

Y<X

Y=X

Y3>X3

X

X

X

X

X

X

1

0

0

Y3<X3

X

X

X

X

X

X

0

1

0

Y3=X3

Y2>X2

X

X

X

X

X

1

0

0

Y3=X3

Y2<X2

X

X

X

X

X

0

1

0

Y3=X3

Y2=X2

Y1>X1

X

X

X

X

1

0

0

Y3=X3

Y2=X2

YKX1

X

X

X

X

0

1

0

Y3=X3

Y2=X2

Y1=X1

Y0>X0

X

X

X

1

0

0

Y3=X3

Y2=X2

Y1=X1

Y0<X0

X

X

X

0

1

0

Y3=X3

Y2=X2

Y1=X1

Y0=X0

1

0

0

1

0

0

Y3=X3

Y2=X2

Y1=X1

Y0=X0

0

1

0

0

1

0

Y3=X3

Y2=X2

Y1=X1

Y0=X0

X

X

1

0

0

1

Y3=X3

Y2=X2

Y1=X1

Y0=X0

1

1

0

0

0

0

Y3=X3

Y2=X2

Y1=X1

Y0=X0

0

0

0

1

1

0

На основе данной схемы необходимо реализовать компаратор разрядностью 8. Таким образом, оно должно иметь 16 информационных входов (Х0..Х7, У0..У7), подсоединяемых к информационным выходам ОЗУ1 и информационным выходам устройства хранения минимального числа, и 3 информационных выхода (Х>У, Х=У, Х<У). Для получения требуемой разрядности компараторы наращиваются, путем подсоединения соответствующих выходов компаратора к соответствующим входам следующего.

На основе функциональной схемы и приведённых рассуждений синтезируется принципиальная схема ОА. Графическое изображение схемы приведено на чертеже ТПЖА.230201.019.002 Э3.

3. Синтез управляющего автомата

В соответствии с вариантом необходимо реализовать УА с программируемой логикой, принудительной адресацией.

В УА с программируемой логикой заданная микропрограмма (МП) реализуется в явной форме и хранится в памяти (ПМК, реализуемой в виде ПЗУ) в виде последовательности управляющих слов. Управляющее слово определяет порядок работы устройства в течение одного такта и называется микрокомандой (МК). Она содержит информацию о микрооперациях (МО), которые должны выполняться в данном такте и (или) об адресе следующей МК. Формат МК в общем случае может содержать операционную часть Y, состоящую из одного или нескольких полей, в разрядах которых указывается наличие или отсутствие в данном такте того или иного управляющего сигнала yj, поля логических условий X, в котором записывается номер логического условия xi, проверяемого в данном такте, и адресного поля А, в которое записывается информация об адресе следующей МК.

Обобщенная структурная схема УА с программируемой логикой приведена на рис. 3.1. Перед началом работы на УА подается сигнал сброса (на рис.3.1 не показан), устанавливающий все триггеры и регистры устройства в нулевое состояние. Этим обеспечивается занесение начального адреса МП в регистр адреса МК (РАМК). При поступлении первого тактового импульса (ТИ) после подачи стартового сигнала S содержимое ячейки памяти микрокоманд (ПМК) с этим адресом переписывается в регистр микрокоманд (РМК). В зависимости от содержимого операционной части Y этой МК и при помощи дешифратора ДШУ вырабатываются соответствующие управляющие сигналы yj для ОА. В зависимости от значения xi, прошедшего через схему выбора, и информации, поступающей из адресного поля А данной МК, схема формирования адреса следующей МК (СФАМК) вырабатывает записываемый в РАМП адрес ячейки ПМК, содержимое которой будет переписано в РМК в следующем такте.

При принудительной адресации формат МК может содержать как два адресных поля А0 и A1, так и одно адресное поле А0. В данном случае берется два адресных поля, то есть если xi=0, то в качестве адреса следующей МК используется содержимое поля А0, а при xi=1 — содержимое поля А1(рис. 3.2). Безусловные переходы осуществляются по адресу А0.

Рисунок 3.1 — Обобщённая структурная схема УА с программируемой логикой

Рисунок 3.2 — Формат МК с двумя адресными полями

Процедура построения УА с программируемой логикой по имеющейся ГСА заключается в следующем:

· выбирается способ адресации и формат микрокоманд. При этом необходимо стремиться к сокращению числа двоичных разрядов в формате микрокоманды, что позволяет уменьшить объем ПЗУ ПМК;

· производится разметка ГСА в соответствии с правилами, которые определяются выбранным способом адресации микрокоманд;

· составляется кодированная микропрограмма в виде таблицы, строки которой соответствуют отметкам на ГСА, результатом чего является составление карты программирования ПМК;

· разрабатывается функциональная схема УА;

· выбираются типы необходимых микросхем, и синтезируется принципиальная схема УА.

При использовании принудительной адресации микрокоманд с двумя адресными полями разметка ГСА осуществляется следующим образом:

· начальная вершина отмечается символом s0;

· каждая операторная вершина, а также конечная вершина отмечаются символом si, отличным от символов, отмечающих другие вершины;

· отмечается также каждая условная вершина, если её вход связан с выходом другой условной вершины. Это вызвано тем, что в каждом такте анализируется только одно логическое условие xi.

Далее для составления карты программирования ПМК каждой отметке si сопоставляется ячейка ПМК с тем же адресом, в неё записывается соответствующая микроманда и таким образом составляется таблица содержимого ПЗУ.

Разметка ГСА с использованием вышеприведённых правил(рис.3.3).

Рисунок 3.3 Разметка ГСА

Общее количество отметок равно 17, то есть для размещения микропрограммы потребуется 17 ячеек ПМК, следовательно, одно поле адреса должно содержать не менее пяти разрядов. С целью максимального сокращения разрядности будем использовать вертикальное кодирование поля условий и поля микрокоманд. Использование вертикального способа кодирования поля условий позволит сократить разрядность этого поля до двух разрядов. Соответствие проверяемых условий и их кодов приведено в таблице 3.1. Поскольку число выходных сигналов Y в данной ГСА равно 12, то лучше использовать также вертикальное кодирование поля Y операционной микрокоманды (табл. 3.2).

Таблица 3.1 — кодирование поля условий

Таблица 3.2 — кодирование поля Y

Y

Код

Y1

0000

Y2

0001

Y3

0010

Y4

0011

Y5

0100

Y6

0101

Y7

0110

Y8

0111

Y9

1000

Y10

1001

С учётом принятых проектных решений, состоящих в выборе:

— последовательного способа выборки и выполнения микрокоманд;

— принудительной адресации микрокоманд;

— вертикального кодирования поля условий и поля микрокоманды;

— однотактной синхронизации микроопераций, синтезируется структурная схема УА с программируемой логикой (рис.3.4).

Рисунок 3.4 — Структурная схема УА с программируемой логикой

Составление карты программирования ПМК начинают с отметки S1 и последовательно рассматривают вершины в направлении стрелок.

С учетом того, что безусловные и условные переходы при xi=0 осуществляются по адресу А0, а при xi=1 — по адресу А1, составим карту памяти (табл. 3.3).

Таблица 3.3 — карта программирования ПМК

Отметка

Адрес ячейки памяти

Содержимое ячейки ПМК

A4

A3

A2

A1

A0

Y

X

A0

A1

S1

0

0

0

0

0

0000

00

00001

00001

S2

0

0

0

0

1

0001

00

00010

00010

S3

0

0

0

1

0

0010

01

00001

00011

S4

0

0

0

1

1

0011

00

00100

00100

S5

0

0

1

0

0

1001

00

00101

00101

S6

0

0

1

0

1

0000

10

00110

00110

S7

0

0

1

1

0

0000

10

01000

00111

S8

0

0

1

1

1

0100

00

01000

01000

S9

0

1

0

0

0

0010

01

00110

01001

S10

0

1

0

0

1

0101

00

01010

01010

S11

0

1

0

1

0

0011

00

01011

01011

S12

0

1

0

1

1

0110

11

00101

01100

S13

0

1

1

0

0

1001

00

01101

01101

S14

0

1

1

0

1

0111

00

01110

01110

S15

0

1

1

1

0

0110

11

01101

01111

S16

0

1

1

1

1

1000

00

10000

10000

S17

1

0

0

0

0

1001

00

00000

00000

На основе структурной схемы и полученных логических выражений строится функциональная схема УA, отображённая на рисунке 3.5

Рисунок 3.5 — Функциональная схема УA

По полученной функциональной схеме были подобраны микросхемы, с помощью которых синтезирована принципиальная схема управляющего отображенная на чертеже ТПЖА.230201.019.004.Э3.

Заключение

При выполнении курсового проекта были достигнуты следующие результаты:

Разработано, требуемое в задании цифровое устройство;

Приобретены практические навыки проектирования цифровых устройств с использованием цифровых микросхем малой и средней степеней интеграции;

Получены знания об организации и основных этапах проектирования;

Составлены структурные и функциональные схемы составных частей устройства;

Синтезированы достаточно рациональные принципиальные схемы;

Получены знания элементной базы простейших цифровых устройств;

Получены навыки поиска технической литературы и работы с ней;

Улучшены навыки составления технической документации с использованием ЭВМ.

Библиографический список

Полупроводниковые БИС запоминающих устройств: Справочник/ В. В. Баранов, Н. В. Бекин, А. Ю. Гордонов и др.; Под редакцией Гордонова А. Ю., Дъякова Ю. Н. — М.: Радио и связь, 1987. — 360 с.: ил.

Основы цифровой схемотехники: сборник задач для практических занятий/ Ланских В. Г. — Киров: Вятский государственный университет, 2002. — 77 с.

Ланских В. Г. Основы проектирования цифровых устройств.

Ланских В. Г. Лабораторный практикум.

Если вы думаете скопировать часть этой работы в свою, то имейте ввиду, что этим вы только снизите уникальность своей работы! Если вы хотите получить уникальную курсовую работу, то вам нужно либо написать её своими словами, либо заказать её написание опытному автору:
УЗНАТЬ СТОИМОСТЬ ИЛИ ЗАКАЗАТЬ »